最終更新日：2026年9月17日
fe fe-technology computer-architecture
まず結論
PLLと分周器の問題は、ブロック図を左から順番にたどり、各地点の周波数を確認するのが基本です。
- PLL：周波数を逓倍する
- 分周器：周波数を下げる
FE試験では、分周器に入る直前の周波数を正しく読み取り、
分周器の入力周波数 ÷ 目標周波数
を計算して、最も近い分周比を選びます。
直感的な説明
クロック回路は、元になる発振器の周波数を、そのままCPUや周辺回路に使うとは限りません。
たとえば、15MHzのクロックから、CPUには240MHz、シリアル通信には約115kHzを使いたいとします。
15MHz
↓ PLL1で8倍
120MHz
├→ PLL2で2倍 → 240MHz → CPU
└→ 分周器 → 約115kHz → SIO
同じ120MHzをもとに、CPU側ではさらに速くし、SIO側では大きく遅くしています。
このように、1つの基準クロックから用途に応じた周波数を作るのがポイントです。
定義・仕組み
PLLとは
PLL（Phase Locked Loop）は、入力されたクロックを基準にして、必要な周波数のクロックを作る回路です。
FE試験では、細かな内部動作よりも、
入力周波数 × 逓倍率 = 出力周波数
と考えれば十分です。
例えば、
15MHz × 8 = 120MHz
となります。
分周器とは
分周器は、入力クロックを一定の比率で分けて、低い周波数を作る回路です。
出力周波数 = 入力周波数 ÷ 分周比
たとえば、120MHzを1024分周すると、
120MHz ÷ 1024 ≒ 117.2kHz
になります。
科目Aでどう出る？
科目Aでは、ブロック図からクロックの流れを追い、分周比を選ぶ問題が出ます。
典型的な流れは次のとおりです。
1. 発振器の周波数を確認する
2. PLLの逓倍率を順番に反映する
3. 分周器の入力地点を確認する
4. 入力周波数 ÷ 目標周波数 を計算する
5. 選択肢の分周比で最も近いものを選ぶ
6. 必要なら許容誤差を確認する
たとえば、
発振器：15MHz
PLL1：8倍
分周器入力：120MHz
目標：115kHz
なら、
120MHz ÷ 115kHz ≒ 1043
です。
2の累乗で最も近いのは、
2^10 = 1024
なので、分周比はおよそ 1 / 2^10 と判断できます。
実際の出力は、
120MHz ÷ 1024 ≒ 117.2kHz
となり、115kHzに対する誤差は約1.9%です。
許容誤差が±5%なら条件を満たします。
どんな場面で使う？
PLLや分周器は、CPU、通信回路、タイマ、周辺機器などに、それぞれ必要なクロックを供給するときに使います。
同じチップ内でも、すべての回路が同じ速度で動くわけではありません。
例えば、
- CPU：高速なクロックが必要
- シリアル通信：通信規格に合った低いクロックが必要
- タイマ：一定周期のクロックが必要
というように、回路ごとに必要な周波数が違います。
そのため、1つの基準クロックからPLLと分周器を組み合わせて複数のクロックを作ります。
よくある誤解・混同
誤解1：CPUの周波数をそのまま分周器の入力だと思う
ブロック図では、分周器がどこから分岐しているかを確認します。
例えば、
15MHz
↓ PLL1
120MHz
├→ PLL2 → 240MHz → CPU
└→ 分周器
なら、分周器の入力は240MHzではなく120MHzです。
CPUの周波数に目が行きやすいので注意します。
誤解2：逓倍と分周を逆に考える
PLL
→ 周波数を上げる
分周器
→ 周波数を下げる
と整理しておきます。
誤解3：分周比をそのまま周波数として扱う
1 / 2^10 は周波数ではなく、入力周波数に掛ける比率です。
120MHz × (1 / 2^10)
= 120MHz ÷ 1024
と考えます。
誤解4：最も近い値を選んだだけで終わる
問題文に許容誤差がある場合は、最後に確認します。
誤差率
= |実際の値 - 目標値| ÷ 目標値 × 100
今回の例なら、約1.9%なので±5%以内です。
まとめ（試験直前用）
- PLLは周波数を逓倍する
- 分周器は周波数を下げる
- 分周器の入力周波数は、ブロック図の分岐位置で確認する
入力周波数 ÷ 目標周波数から必要な分周比を求める- 2の累乗の選択肢なら、最も近い
2^nを探す - 許容誤差がある場合は最後に確認する
FE試験では、
どの地点の周波数を使うか
を最初に確認すると、計算ミスを減らせます。